教程 根据慕课平台上提供的教程文档按步骤操作 进行二选一数据选择器的设计与仿真： 一定要搞明白缩写系列：mux为multiplexer的缩写multiplexer：指多路复用器。是从两个或多个源（2的次方）到一单个信道。与数据选择器的概念一致 设计解读 module是定义模块开始的关键词，以endmodule结束 input与output说明端口类型（信号流方向） 端口数据类型默认为wire 线网型：包括wire/wor/supply1/supply0/… 寄存器类型：包括reg/integer/real(time)/time 过程块语句结构包括initial和always两种 过程赋值语句只能给寄存器类型（包含reg）变量赋值，因此有上程序中提到的必须将输出Y设为reg类型 仿真解读 信号类型 输入用reg：保持输入信号不变 输出用wire：随时监测输出信号的变化 时间线 `timescale 1ns/1ns为编译器语句，进行仿真的总设置 initial代表从初始时间0s开始，每个initial语句段平行 #1代表延时1s 交互语句 $stop;停止仿真不退出，可以继续run $finish;退出仿真 $monitor()编译器窗口输出内容 $time执行语句当前时间 结果图
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时序逻辑电路——锁存器
例题 分析 锁存器的功能：实现对某一状态值的存储。 对于题目中的SR型锁存器，有两个输入端对存储的状态值进行设定，其中，只有Set有效时，存储的状态值Q被置为1；只有Reset有效时，Q被置为0. 对于S和R同时有效（为1）的情况，由于或非门G1、G2对1敏感——只要有1个输入为1，输出就是0——所以Q与Q非皆为0，仍是确定的结果。 但如果这时S与R同时回到0，在现实电路中没有绝对的同时可言。输出会由于不同的跳变次序而产生不同的存储结果，因此Q值会不确定，在实际使用中应当避免。 对于S和R同时无效（为0）的情况，通过分析可知，Q与Q非皆保持原来的值不变，是确定的结果。 解答
组合逻辑电路的设计
6.15更新：老师公布讲解视频后的一些思路整理
4.25全篇完成
组合逻辑电路设计
例题 解析 首先根据要求列出真值表： 将输出为1的最小项相或，并进行化简，转化： 但要注意！此时题目的要求是：用2输入与非门 所以最终的结果应该是：
奇偶校验
例题 知识点 奇校验码：信息位和校验位 1 的个数为奇数 解析见下页：
译码器——组合逻辑电路
例题 解答 译码器可以输出编码对应的信号，那么将输出的信号通过与非门组合起来就可以实现组合逻辑电路的功能。 上述分析可见，输出的L即有效输出端对应的信号Yi相或，针对本题：
译码器——数据分配器例题
例题