一、由555定时器、3-8线译码器74HC138和4位二进制加法器74LVC161组成的时序信号产生电路如图所示。 试问555定时器组成的是什么功能电路? 试问74LVC161组成什么功能电路?列出其状态表; 画出图中v。1、Q3、Q2、Q1 Q, 及L的波形。 多谐振荡电路 555定时器的这种连接方式为多谐振荡电路，其中有： 计数器 74HC161采用反馈置数法组成模数为5的计数器，状态表为 Qn Qn+1 1011 1100 1100 1101 1101 1110 1110 1111 1111 1011 波形图 仿真程序 二、时序电路如下图所示，已知A、CP的波形，试对应画出Q1、Q0输出波形。(假设电路的初态为00) 注意： 本题的触发器C0具有异步清零端，即Q1n为1时，Q0n+1为0 方程 状态转换表 Q1n（R0）Q0n A=0 A=1 00 00 01 01 10 10 10 00 00 11 00 00 输出波形 三、集成移位寄存器74HC194和10位集成D/A转换器AD7533组成的电路如图六所示，已知CP和ST的波形: 试画出QD、Qc QB、QA的波形; 定量出画图中vO的波形; 已知CP的频率f=1KHz,试确定vO的周期。 注意： 该寄存器A为最高位，而D为最低位 寄存器部分 74LS194是四位双向通用移位寄存器。移位的方向,右移(方向是QA到QD),左移(方向是QD到QA)。左移是高位到低位。… Continue reading 数电综合练习题——综合题
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半导体存储器
但最大区别是其实是：FLASH按扇区操作，EEPROM则按字节操作，二者寻址方法不同，存储单元的结构也不同，FLASH的电路结构较简单，同样容量占芯片面积较小，成本自然比EEPROM低，因而适合用作程序存储器，EEPROM则更多的用作非易失的数据存储器。
Verilog仿真——双向寄存器74HC194
任务 实现双向寄存器74HC194的程序设计与仿真 时序电路的仿真 多使用行为级建模：always@( ) 与组合逻辑电路对高低电平敏感相比，时序电路对电平变化敏感 使用关键词posedge与negedge，分别代表上升沿敏感与下降沿敏感 通常不支持同时将电平敏感事件和边沿敏感事件列写在always@( )中 示例：D触发器 代码设计 仿真 重点是时钟信号的产生： 将CL首先设置为低电平，通过always语句每隔1个时间尺度timescale翻转1次 程序设计 时序电路采用<= 仿真
Verilog仿真——计数器74LVC161
任务 实现4位计数器74LVC161的程序设计与仿真 程序设计 Register is illegal in left-hand side of continuous assignment assign语句不可对寄存器类型变量赋值 因此将进位信号TC去掉reg类型标识符 仿真 预置为1111 清零 开始计数（时钟脉冲一直产生，因此只要开启计数即可：CEP&CET=1)
verilog仿真——超前进位全加器74HC283
任务 实现74HC138的程序设计与仿真 思路 如果只描述全加器的作用结果是比较容易的，难点在于将超前进位的特性描述出来.根据课本中的电路图，可以分两步进行： 描述超前进位电路carry-lookahead circuit 超前进位加法器调用超前进位电路 超前进位电路 程序设计 仿真 74HC238 程序设计 仿真
verilog仿真——数值比较器74HC85
任务 实现74HC85的程序设计与仿真 用74HC85连接成1个16位的数值比较器 74HC85 程序设计 仿真 16位数值比较器 串行接法 思路 将上一级的比较结果传递下去，级联最后一级得到最终结果. 同样将最初的输入端保留，以便更多数位级联 程序设计 仿真 并行接法 思路 考虑到芯片实际使用过程中的延迟问题，采取并行接法，同时比较4组数据，并把4组数据的比较结果传入最终结果，起到以空间换时间的效果 程序设计 仿真
verilog仿真——8选1数据选择器74HC151
任务 实现74HC151的程序设计与仿真 用两片74HC151连接成1个16选1的数据选择器 74HC151 思路 数据选择器介绍 参照芯片的引脚设计 程序设计 仿真 16选1数据选择器 思路 用两片实现，则1片代表高8位，1片代表低8位 当选择端最高位有效时，从高8位中的数据端读取；反之，从低8位中的数据端读取 程序设计 仿真
verilog仿真——7段显示译码器74HC4511
任务 实现74HC4511的程序设计与仿真 思路 根据芯片的真值表直接设计，输入与输出的对应关系。 将输入端口的各功能对应实现： //D[3:0] 为输入信号 //Y[6:0] 译码器输出编码 //LT_n:灯测试输入，低电平有效，所有输出置1，检查好坏 //BL_n:当灭灯输入;当LT_n无效时,低电平有效，所有输出置0，清晰显示 //LE：译码器锁存使能输入；当LT_n与BL_n皆无效时，高电平有效，则译码器显示不变化 对于低电平有效的信号，应该以一个下划线跟一个小写字母b 或n 表示。注意在同一个设计中要使用同一个小写字母表示低电平有效 这里采用XX_n 程序设计 仿真 错误 模块命名不能以数字开头
verilog仿真——3线-8线译码器74X138
任务 实现74X138的程序设计 用74X139和74X138构成5线-32线译码器 74LS139 为两个2线－4 线译码器 74X138 思路 参考译码器芯片的功能，进行输入端口到输出端口的对应，并实现相关输入控制端口的特性。 程序设计 仿真 74LS139 思路 根据功能表进行设计 程序设计 仿真 5线-32线译码器 思路 4个74X138做为输出，分别为X3,X2,X1,X0 而1片74LS139做为最高2位的选择，分别对应4片74X138 程序设计 仿真
verilog仿真——8线-3线优先编码器CD4532
任务 实现CD4532的设计与仿真 用2片CD4532构成16线-4线优先编码器 CD4532 实现思路 根据示例基本掌握verilog的语法，可以进行自主设计。 原本想通过逻辑表达式将编码器的内部逻辑表达，但看到示例中有用到case的语法，是人易读的表达方式，因此改为用case语句将输入信号映射至对应的输出编码。 对于优先编码问题，涉及到优先级高位有效，忽略低位输入，则采用casex实现，详见代码 原本直接将所有输入输出端口列写，同样看到示例中利用数组结构，更简单易读 设计 注意问题： 赋值语句用 ; 分隔 多个语句利用 begin 和 end成块 注意end和endmodule不要遗漏 仿真 16线-4线优先编码器 实现思路 各用一片接收8线的输入信号，分别用CD1代表高8位，CD0代表低8位，特性是： 只要高8位有效，低8位的输入无效 此时4位编码的高位有效 高8位无效时，读取低8位的输入 高8位与低8位的输入都无效，最终无效 同时，CD4532为我们提供了实现方案： //GS:当EI为1，只要有输入端信号有效，输出为1//EO:当EI为1，且所有输入端为0时，输出为1 结合需求和供给的特性，我们这样做： 将CD1的EO1接至CD0的EO0处 GS1接到编码最高位 CD1与CD0的输出端分别接至编码的低三位 设计 仿真 错误 Illegal output or inout port connection for port ‘EO’. 原因&解决方法 用reg型的输出端口对CD4532进行实例化，加载文件报错，修改为wire型的变量进行实例化，initial的过程语句将wire变量值传递至reg输出端口。