Verilog仿真——计数器74LVC161

任务 实现4位计数器74LVC161的程序设计与仿真 程序设计 Register is illegal in left-hand side of continuous assignment assign语句不可对寄存器类型变量赋值 因此将进位信号TC去掉reg类型标识符 仿真 预置为1111 清零 开始计数(时钟脉冲一直产生,因此只要开启计数即可:CEP&CET=1)