verilog仿真——2选1数据选择器

教程 根据慕课平台上提供的教程文档按步骤操作 进行二选一数据选择器的设计与仿真: 一定要搞明白缩写系列:mux为multiplexer的缩写multiplexer:指多路复用器。是从两个或多个源(2的次方)到一单个信道。与数据选择器的概念一致 设计解读 module是定义模块开始的关键词,以endmodule结束 input与output说明端口类型(信号流方向) 端口数据类型默认为wire 线网型:包括wire/wor/supply1/supply0/… 寄存器类型:包括reg/integer/real(time)/time 过程块语句结构包括initial和always两种 过程赋值语句只能给寄存器类型(包含reg)变量赋值,因此有上程序中提到的必须将输出Y设为reg类型 仿真解读 信号类型 输入用reg:保持输入信号不变 输出用wire:随时监测输出信号的变化 时间线 `timescale 1ns/1ns为编译器语句,进行仿真的总设置 initial代表从初始时间0s开始,每个initial语句段平行 #1代表延时1s 交互语句 $stop;停止仿真不退出,可以继续run $finish;退出仿真 $monitor()编译器窗口输出内容 $time执行语句当前时间 结果图